1  引言
在當(dāng)今高速數(shù)字電路中，時鐘頻率越來越高，敏感度越來越高，系統(tǒng)功能模塊越來越復(fù)雜，電源的種類也越來越多，這就對電路系統(tǒng)的電磁兼容性提出了更高的要求。否則的話，器件的高速切換所帶來的高頻噪聲不僅能影響系統(tǒng)的正常工作，也會產(chǎn)生極大的電磁泄漏。而去耦電容可防止高頻噪聲進(jìn)入電源分配系統(tǒng)，同時也能為器件提供穩(wěn)定的電壓。因此本文對電容在高頻時引入的等效串聯(lián)電感和等效串聯(lián)電阻進(jìn)行分析,針對電容在高頻時的諧振特性，對高速電路中的電容提出了優(yōu)化配置,具有一定的工程應(yīng)用價值。

2  高頻下電容的特性分析
2.1  高頻電容的等效電路
在高頻f下，電容已非理想，而是引入了其引腳上的等效串聯(lián)電感(L)和等效串聯(lián)電阻(R)。其等效電路圖如圖1:
此時電容的阻抗為:

圖1     等效電路圖  

2.2  高頻電容中的阻抗效應(yīng)及其計(jì)算
在高頻情況下，因電容引入了串聯(lián)電感和電阻等因素，其充放電的過程也異于理想電容。
(1) 高頻下電容充電過程分析
圖2為高頻下等效電容的連接電路。圖3是等效電容兩端電壓的輸出波形。

圖2  高頻等效電容的連接電路    圖3  等效電容兩端電壓的輸出波形
(2) 下面對圖3的電容的等效串聯(lián)電感和電阻所帶來的影響進(jìn)行分析和計(jì)算:
一開始，電壓波形出現(xiàn)一個尖峰。這是由高頻下電容的等效串聯(lián)電感所引起的。電感值可從電壓波形所給出的信息求出:RS:源端負(fù)載;A:波形的尖峰面積;△V:等效電容的開路電壓。尖峰過后是一段較為平坦的電壓。這是由電容的等效串聯(lián)電阻所引起的。電阻值也可從波形中直接求出:V0:尖峰后的平坦電壓值。
電壓經(jīng)過一段平坦開始上升。這是電容開始充電的結(jié)果。同樣，電容值也可從圖中求出: dV/dt:充電速率，即波形的上升沿速率
(3) 高頻下電容的放電過程分析
在圖2中，在t0時短路電源，使電容開始放電。設(shè)電容初始電壓為V0，得到高頻下電容放電的波形如圖4:

圖4     高頻下電容放電波形圖

從圖4中可以看出，電容在放電時產(chǎn)生了電壓振蕩現(xiàn)象。這是由于高頻下電容所產(chǎn)生的串聯(lián)電感的影響。要減少電壓的振蕩，必須增大電容電壓的衰減速度、減少過沖幅度。在上圖中，電容電壓的衰減總的來說呈指數(shù)形式下降，如圖中的虛線所示，大小為V=。電容中產(chǎn)生的過沖的幅值，其中。由以上公式可見，要減少電壓的振蕩，必須減少電感值，這也證明了高頻下電容的串聯(lián)電感對電容所帶來的影響。
2.3  電容的諧振分析
在高頻下，由于電容的串聯(lián)電感和電容發(fā)生諧振，諧振頻率。此時的電容阻抗最小，等于電容的等效串聯(lián)電阻。在諧振頻率之下，高頻電容呈現(xiàn)容性，高于此頻率則呈現(xiàn)感性。由此可見，實(shí)際的高頻下的去耦電容就是一個帶阻濾波器。
可在圖5的史密斯圓圖中對電容的高頻諧振特性進(jìn)行分析。

圖5     史密斯圓圖

設(shè)高頻下電容的等效阻抗為Z=y+jx，史密斯圓圖公式如下:其中y為等效串聯(lián)電阻引入的阻抗實(shí)部;其中x為等效串聯(lián)電感和電容所形成的阻抗虛部。
在史密斯圓圖中，下半圓中曲線呈現(xiàn)容性，上半圓中則呈現(xiàn)感性，橫軸表示發(fā)生諧振。如在圖中諧振頻率為f0的曲線，容性時x=-1/wc，代入以上公式中，我們可以看出，隨著頻率增大，x隨之增大，直到達(dá)到諧振頻率f0，此時阻抗最小。隨著頻率繼續(xù)增大，電容則呈現(xiàn)感性，阻抗逐漸變大。
在高頻下，由于諧振的出現(xiàn)，電容不再是理想的。電容的使用效用受到了限制。因此我們在進(jìn)行高頻電路設(shè)計(jì)時，必須對去耦電容的諧振特性進(jìn)行分析，然后再進(jìn)行正確的電容選擇和配置。

3  去耦電容的配置
對高頻下去耦電容的選擇，通常可用插入損耗來衡量:。如果插損是零點(diǎn)幾dB是可以接受的。如IL=0.1dB，P前=1.023P后。
對去耦電容，我們要求引腳電感要盡可能小，因此要盡量采用表面封裝的電容，如SMT1206。我們也可采用SMT0805，因?yàn)榉庋b尺寸越小其引腳電感越小。
同樣，我們也可以根據(jù)信號的頻段進(jìn)行電容的容值進(jìn)行選擇配置。
對低頻去耦時，我們可選用大的電容(如電解電容，10μF)，此電容的諧振頻率較低;對高頻去耦時，則選用諧振頻率高的小電容;如要求去耦的頻段較大，我們可用容值相差100倍的一個小電容和一個大電容進(jìn)行并聯(lián)，這樣可拓寬低阻抗頻帶。
當(dāng)信號頻率小于50MHz時，我們使用傳統(tǒng)的去耦電容(0.01μF或0.1μF)是有效的。
當(dāng)頻率在50-500MHz之間時，此時我們選取原則是:如對較窄頻帶進(jìn)行去耦，首先盡量選擇大小相等的n個小電容，這樣諧振時阻抗只有單個電容的1/n。不能用大小不同的小電容，因?yàn)檫@容易發(fā)生反共振，使去耦頻帶中的阻抗反而變高。一般來說，這種情況下引入的噪聲要相對提高25dB。
當(dāng)頻率大于500MHz時，我們引入了電源層和地層。由于兩者沒有引腳，高頻下所引入的等效電感和電阻甚小，而且兩者之間的電容很小，公式如下:(pF):電介質(zhì)的相對電導(dǎo)率;S:層間相重疊的面積(m2);
d:層間距離(m)
由于電源層和地層之間面積較大，間距較小，因此容值較小。所以兩層間的諧振頻率較高。

4  去耦電容的放置
去耦電容在高頻電路設(shè)計(jì)中有著重要的作用，它的放置位置也很重要。因?yàn)樵陔娫聪蜇?fù)載短時間供電中，電容中的存儲電荷可防止電壓下降, 如電容放置位置不恰當(dāng)可使線阻抗過大，影響供電。所以必須減少線電感。同時電容在器件的高速切換時可濾除高頻噪聲，這要求其諧振頻率足夠高。有諧振頻率公式就知道，要提高諧振頻率，必須減少電感。去耦電容和芯片之間的電感可由以下公式求出:l:電容與芯片間的線長;r:線半徑;d:電源線與地之間的距離
去耦電容放置如圖6所示。
由以上公式可知，要減少電感L，則必須減少l和d，即減少去耦電容和芯片所形成的環(huán)路面積，也就是要求電容與芯片盡可能靠近芯片器件。

圖6     去耦電路

5  去耦電容的選擇與計(jì)算
對于去耦電容的選取，我們必須有針對性地進(jìn)行計(jì)算并選定其容值大小及電容的數(shù)目。以下是不同情況下去耦電容容值的計(jì)算方法。
5.1  判定板級是否需要去耦電容及其容值確定的步驟如下:
(1) 計(jì)算所有的切換器件同時開關(guān)獲得電流的最大階躍變化(△I);
(2) 計(jì)算邏輯電路能容忍的電源供電噪聲的最大值(△V);
(3) 計(jì)算能容忍的最大阻抗是Xmax＝(△V)/(△I);
(4) 結(jié)合最大的可允許阻抗Xmax，計(jì)算電源線的電感Lps,找出電源線適合的頻率。Lps=tpd*Z0，在帶狀線中后兩者的參數(shù)是固定的。Fps=(Xmax)/(2πLpsw);
(5) 在Fps頻率下，不需要去耦電容。在Fps頻率以上，我們需要一個去耦電容來解決問題。找出在頻率Fps點(diǎn)的阻抗為Xmax的電容值。采用的去耦電容的容值至少應(yīng)該是:C＝1/(2πFpsXmax)。
5.2  對器件芯片所需小電容的數(shù)目和容值進(jìn)行確定的步驟如下:
(1) 根據(jù)數(shù)字轉(zhuǎn)折頻率Fknee，計(jì)算在如此高的頻率下的電感容限。
Fknee=0.5/Tr
Ltol=Xmax/(2πFknee )=(Xmax Tr)/π
(2) 根據(jù)已知去耦電容的串聯(lián)電感Lc計(jì)算達(dá)到電感容限所需的去耦電容數(shù)目。
N=Lc/Ltol
(3) 在頻率Fps以下，電容陣列總的阻抗必須小于Xmax，由此計(jì)算總陣列電容。
Fps＝Xmax /(2πLc)
Cps＝1/(2πFpsXmax)
(4) 計(jì)算陣列中每個元件的電容。
C＝Cps/N

6  結(jié)束語
現(xiàn)今高速數(shù)字電路系統(tǒng)頻率越來越高，對板級內(nèi)的電磁兼容性要求也越來越嚴(yán)格。而作為解決此問題的關(guān)鍵器件電容也在不斷的更新?lián)Q代。因此對高頻下電容的研究是必要的而且也需要不斷的進(jìn)行鉆研。